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asias_dds
- 一个简易的信号源，具有多种波形发生功能还有扫频，调制，频率计等相关功能-My project is on Direct Digital Synthesiser using Verilog HDL.This project is doing by me on july 2009 in summer training at NIT Kurukshetra, India. This DDS system generate the square wave, Triangular wave,Sine wa
83390078DDS
- DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。-DDS works
MyDDS
- 利用查找表法编写的DDS的verilog程序，节省了利用IP核实现需要的资源，软件为ISE，-Prepared using look-up table method of verilog DDS program, save the use of IP core implementation requires resources, software for the ISE,
DDS
- 这个是我自己用VHDL语言写的两相数字信号发生器程序 D/A用的是DAC904-This is for my own use VHDL, written procedures for two-phase digital signal generator D/A using a DAC904
cordic
- 该程序使用Verilog语言，可以生成dds正余弦信号-The program uses the Verilog language, can generate sine and cosine signals dds
dds
- 包含完整的dds产生的Verilog程序和test 文件-Contains the complete dds generated Verilog program and test files
Verilog
- ：Verilog实现的DDS正弦信号发生器和测频测相模块-: Verilog implementation of the DDS sine signal generator and frequency measurement module test phase
Verilog_FPGA_DDS
- Verilog编写基于FPGA的DDS实现-FPGA-based DDS Verilog
DDS
- 数字频率计 DDS，使用Verilog编写-Digital frequency meter DDS, prepared using the Verilog
cordic
- Cordic algorithm implementation in verilog for use in DDS
DDS
- 在MAXPLUSII下开发的基于verilog的直接数字频率合成器-Developed under the MAXPLUSII verilog-based direct digital frequency synthesizer
dds_quicklogic
- dds 源代码 verilog 很有意义-dds dds verilog source code makes sense
DDS
- 在ISE环境中，运用verilog语言实现DDS（直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写）的功能-In the ISE environment, use verilog language DDS (direct digital frequency synthesizer (Direct Digital Synthesizer) in abbreviation) of the function
dds
- dds的verilog实现 调用dds核 已经实验验证-dds 调用dds核
dds
- 基于Verilog HDL的DDS设计与仿真-Verilog HDL-based design and simulation of DDS
MY-DDS
- 利用altera公司的FPGA使用verilog语言实现DDS功能 外加DA 可将数字信号转换成标准正弦信号-Altera FPGA use verilog language of DDS functions plus DA converts digital signals into a standard sine signal
DDS-design-based-on-verilog
- 用verilog语言设计DDS数字频率合成器-DDS design based on verilog
dds
- 使用AD5559,结合quartus中的硬件描述语言,实现了雷达发射信号二相码信号-using AD9959 and combining with verilog to output a rada signal of Binary code
DDS-frequency-synthesizer
- 本文主要讨论了Verilog语言的基于DDS的波形发生器的设计。从设计要求入手，本文给出了DDS的详细设计过程，包括各个模块的设计思想，电路图，Verilog语言程序代码。其大致思想为通过频率控制字和相位控制字去控制正弦函数的ROM存储表的地址并对应着得到其幅度值，最终达到输出需要波形的目的。-This paper mainly discusses the design of the Verilog language, the DDS-based waveform generator. Star
DDS-SIN
- 用verilog语言实现DDS的正弦波发送-DDS sine wave sent verilog language